울산과학기술원 SRAM IP 28LPP 구매

요약 AI 요약

28nm 공정 기반 Ternary CMOS(3진법 소자)를 연구하기 위한 SRAM IP 및 MPW 웨이퍼를 제작·납품하는 사업이다. 기존 CMOS 공정에 고에너지·고농도 Halo 이온주입을 추가해 밴드간 터널링으로 동작하는 Ternary CMOS와 기준(reference) CMOS를 함께 제작한다.

• 28nm 공정 node CMOS Foundry MPW로 제작된 Ternary CMOS 웨이퍼 (12인치, 1매당 약 700cm2)
• 기본 Wafer 2매 + Corner Wafer 8매, 총 10매 1세트
• Ternary NMOS용 doping 조건 split (B11 dose 1.6E14~3.6E14, energy 7KeV~18KeV)
• Ternary PMOS용 doping 조건 split (As dose 1.0E14~1.7E14, energy 40KeV~85KeV)
• T-CMOS 기반 고용량/저전력 3진법 on-chip memory 제작 (6T/8T T-SRAM cell split 및 Mb 수준 memory 설계)
• 공정 관련 기술지원, design rule violation 협의 지원, 검증된 소자·PAD model 및 layout library, diode model library 지원

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사업 내용 · 이 공고에 든 일

중심 · Ternary CMOS MPW 웨이퍼 제작·납품

물품 › 부품·소재 › 전자부품·반도체칩

28nm 공정 기반 Ternary CMOS MPW 웨이퍼(반도체칩)를 제작·납품하는 물품 구매로, 세부품명번호도 반도체용칩(3213100201)이다.

• 28nm CMOS Foundry MPW 공정 서비스
• Halo Ion implant 공정 조건 split(도핑 dose·energy)
• Ternary NMOS/PMOS corner wafer 8매 및 기본 wafer 2매 제작
• scribe line 및 DC data 제공
• 공정 관련 기술지원(design rule violation 협의, model/layout library, diode model library 지원)
• wafer-level probing 대응 layout 안정성 협의
• 울산과학기술원 지정장소 배송(계약일로부터 30일 이내)

평가 · 배점

협상 대상 기준 · 평가위원들의 종합 평점의 평균이 100점 만점에 85점 이상을 득한 업체를 규격입찰 적격 업체로 선정한다.

참가 자격 · 제한

업종제한

제한 없음

지역제한

제한 없음

공동수급

공동수급불허

입찰참가 제한

모름

실적경쟁 · PQ

모름

국제입찰

국내입찰

제출 방법

전자입찰

입찰 일정

가격

추정가격

151,545,455원

배정예산

166,700,000원

기초금액

166,700,000원 (예비가격 -2% ~ +2%)

부가세

15,154,545원

예정가격 방식

복수예가

납품

품명

반도체용칩 (3213100201)

수량

1 식

납품

계약 후 30일

인도조건

설치까지 · 현장설치도

제조물품

아니오

세부품명 등록

등록 필요

공고 정보

공고종류

재공고 (재입찰공고)

게시일

09/23(수)

공고번호

R26BK01743836-000

참조번호

1000012150

공고기관

울산과학기술원

수요기관

울산과학기술원

계약방법

제한경쟁

낙찰방법

규격가격동시입찰

계약유형

총액계약

예정가격 방식

복수예가

추정가격

151,545,455원

배정예산

166,700,000원

사전규격번호

R26BD00271872

재공고

재공고

출처

나라장터

첨부파일

• HWP · 1. 입찰공고문(재공고).hwp · 공고규격서
• PDF · 1. 입찰공고문(재공고).pdf · 공고규격서
• HWP · 2. 물품사양서.hwp · 공고규격서
• HWP · 3. 평가기준서.hwp · 공고규격서

첨부 내용을 정리한 글 — 자격 · 배점 · 일정 · 발췌 ›

문서 발췌

참가자격

다. 유의사항 본 입찰은 전자입찰로만 집행하며 한번 제출한 입찰서는 취소하거나 수정할 수 없습니다. 단, 국가종합전자조달시스템 전자입찰특별유의서 제8조에 따라 입찰의 취소를 신청할 수 있습니다. 3. 예정가격 및 낙찰자 결정방법 가. 예정가격은 기초금액을 기준으로 ±2% 범위 내에서 작성된 15개의 예비가격 중 입찰참가자가 추첨(2개씩 선택)한 번호 중 가장 많이 선택된 4개를 산술평균한 금액으로 결정합니다. 나. 낙찰자 선정방법 : 제안서 평가 적격자 중 예정가격 이하 최저가 입찰자 ※ 기술(규격)제안서를 평가하여 적격자를 대상으로 가격입찰서를 개찰하고, 예정가격이하 최저가격으로 입찰한 자를 낙찰자로 선정합니다. 다. 동일가격 입찰자는 국가를당사자로하는계약에관한법률시행령 제47조에 따라 계약상대자를 결정합니다. 4. 입찰참가자격 가. 우리 원에서 제시하는 규격에 따라 납품이 가능한 업체 나. 국가종합전자조달(http://www.g2b.go.kr)시스템 전자입찰 이용자 등록을 한 업체 다. 본 입찰은「지문인식 신원확인 입찰」이 적용되므로 개인인증서를 보유한 대표자 또는 입찰대리인은 국가종합전자조달시스템전자입찰특별유의서제10조 제1항 제5호에 따라 미리 지문정보를 등록하여야 전자입찰서 제출이 가능합니다. 다만, 지문인식신원확인 입찰이 곤란한 자는 국가종합전자조달시스템 전자입찰특별유의서 제10조 제1항 제6호 및 제7호의 절차에 따라 예외적으로 개인인증서에 의한 전자 입찰서 제출이 가능합니다. 라. 「국가종합전자조달시스템 입찰참가자격등록규정」에 의하여 국가종합전자조달시스템(나라장터)에 입찰참가자격등록 마감일시까지 아래의 자격을 입찰참가 등록한 자 - 세부품명번호 10자리 3213100201 반도체용칩

과업·요구

5. 세부사양 (Specifications) 가. 물품의 특성 및 품질 - 기존의 CMOS Foundry 공정을 기반으로 Ion implant 공정을 이용, 높은 energy와 높은 dose 량을 통하여 channel 하부에 고농도의 도핑을 함으로써, 해당 doping 영역과 S/D 영역사이에 PN 터널 접합을 형성, 기존 CMOS의 특성과 더불어 OFF 상태에서 밴드간 터널링 현상을 이용, Gate 전압에 무관한 정전류가 흐르는 특성을 지닌 Ternary CMOS가 필요하다. - 이를 구현하기 위해서 해당 물품은 크게 두 종류로, 첫째, 기존 CMOS Foundry 공정기반 reference CMOS와 둘째, Poly-gate 공정 이후 Halo Ion implant 공정시 기존 공정대비 더 높은 energy 와 dose량을 바탕으로 해당 영역에서 S/D 영역과의 tunnel 접합이 형성되는 Ternary CMOS로 구성되어야 한다. - Reference CMOS 는 Ternary CMOS Foundry 공정 library 제작을 위하여 공정의 base 정보를 파악하기 위해 제공되어야 한다. - 고농도 Halo doping을 통한 Ternary CMOS 는 Foundry에서 제공하는 여러 소자들 중에서 특정 소자에만 적용이 가능하여 Ternary CMOS와 다른 2진 소자들을 혼용하여 저전력/고효율 회로 및 시스템 설계가 가능하여야 한다. 또한, 문턱전압과 밴드간터널링 전류량의 독립적 조절가능성을 확보를 바탕으로 시스템의 동작전압을 낮추기 위해서 해당 공정이 제공되어야 한다. - 해당 물품은 Ternary device의 특성 파악을 위한 연구용으로 제작되어야 하며 이를 위해 reticle 내에 다양한 종류의 layout을 갖는 Multi-Project Wafer(MPW) 형태로 개발할 수 있어야 한다. - 상기에서 언급한 바와 같이 기존 CMOS 공정에 추가로 공정을 진행해야 하므로 implantation mask가 추가되어야 하며, doping level과 energy를 어느 정도 내에서 자유롭게 변경할 수 있어야 한다. - 본 물품은 같은 방식의 공정을 여러 조건으로 split 하여 진행되고 이에 따라 물품의 개수가 증가 될 수 있다. 이는 본 물품을 통해 얻고자하는 연구의 목적이 Ternary CMOS 의 wafer 수준의 대량 생산을 통하여 target 특성에 대한 구현 및 해당 특성에 대한 재현성 및 공정조건에 따른 특성 조절 가능성을 입증하기 위함이다. 공정 조건 split을 바탕으로 제작된 물품을 통해 다양한 experimental data 추출과 Ternary CMOS를 위한 공정 library 확보를 통해 앞서 언급된 목적을 성취할 수 있어야 한다. - 본 물품은 세계 최고 수준의 CMOS 제작 기술을 가진 Foundry를 이용하여 제작되어야 하며, 28nm 수준의 아주 작은 channel length를 구현하면서도 그 문턱전압의 산포수준은 ±3σ 내에서 약 ±40mV 수준으로 매우 안정된, 고품질을 지녀야 한다.

나. 상세규격 ○ 28nm 공정 node CMOS Foundry MPW를 통하여 제작된 Ternary CMOS wafer - Silicon 기반으로 제작된 12inch wafer (12inch ~ 30.5 cm) - Gate length 28nm 공정 node 의 CMOS foundry service - high energy & high dose 조건의 Channel Ion implant 공정 조건 split을 통해 제작된 Ternary CMOS Corner Wafer 8매 - Ternary CMOS 크기에 대한 상세 정보 - Gate length 범위 : 최대 1um ~ 최소 28nm - Gate width 범위 : 최대 1um ~ 최소 80nm - Wafer 내 제작되는 items : 실시간 고에너지효율 THz 이미징 시스템 구현을 위해, T-CMOS 기반 고용량/저전력 3진법 on-chip memory 제작 (Target 속도에 따라 6T/8T T-SRAM cell split 및 Mb 수준 memory 설계) - Ternary NMOS 제작을 위한 doping 조건 split - B11 dose 범위: 1.6E14 ~ 3.6E14 - B11 energy 범위: 7KeV ~ 18KeV - Ternary PMOS 제작을 위한 doping 조건 split - As dose 범위: 1.0E14 ~ 1.7E14 - As energy 범위: 40KeV ~ 85KeV

다. 구성품 - Wafer 매수: 1SET / 10 매 (기본 Wafer 2매 + Corner Wafer 8 매) - 면적: 1매당 약 700cm2 (12 inch wafer) 라. 지원 1) 공정 관련 기술지원을 제공하여야 한다. 2) 기존 CMOS 소자와 다른 device 제작이 필요하므로 design rule violation에 대해 협의하여 지원하여야 한다. 3) 검증된 소자 및 PAD 의 model 및 layout library 가 지원되어야 한다. 4) 소자 측정을 위해 wafer-level probing이 필요하므로 제작과정에서 소자의 gate 손상을 방지 하기 위한 diode model library 가 지원되어야하며, 이를 기반으로 만들어진 layout 이 충분히 안정성을 확보할 수 있는지 협의 및 확인 절차에 대한 지원이 되어야 한다. 5) 상기 기술된 사양 및 규격을 모두 만족할 수 있는 공정을 지원해야 한다. 마. 물품 검수 1) CMOS 공정이 완료된 wafer를 울산과학기술원에 배송하여야 한다. 2) CMOS 공정이 잘 진행되었는지 확인을 위해 Scribe line 및 DC data를 제공하여야 한다. 바. 납기 - 계약일로부터 30일 이내 6. 기타사항 - 본 사양서에 언급되지 않은 사항은 일반 구매 계약 기준에 따르며 계약 후의 별도 사항 발생시에는 상호 협의하에 적용한다. - 반드시 상기 사양과 동등 또는 동등 이상의 제품으로 납품하여야 한다.

배점·평가